صفحه ی اصلی > اخبار و رویدادها > فناوری اطلاعات > پیاده سازی گیت های منطق سه گانه با استفاده از CNTFET ها
پیاده سازی گیت های منطق سه گانه با استفاده از CNTFET ها مشاهده در قالب PDF چاپ فرستادن به ایمیل
نوشته شده توسط محمدرضا عابدرستمی   
شنبه, 09 مهر 1401 ساعت 19:04

چکیده :

جایگزینی برای منطق دودویی، تکنیک طراحی منطق سه گانه است که از طریق بهینه سازی انرژی و ساده سازی می تواند به آسانی به تکامل برسد. طراحی مبتنی بر منطق سه گانه سربارهای مداری نظیر اتصالات و ناحیه تراشه را کاهش می دهد همچنین CNTFET مبتنی بر طراحی سه گانه می تواند کارایی را افزایش دهد و انرژی مصرفی را به حداقل برساند. در این کار، عنصر ترتیبی با استفاده از طراحی منطق سه گانه و مبتنی بر CNTFET ها پشنهاد شده است که نسبت به تکنولوژی CMOS فعلی برتری هایی را ارائه می کند.

واژگان کلیدی :

منطق سه گانه، CNTFET ها، MOSFET ها و عناصر ترتیبی

1 – مقدمه

متدهای محاسباتی فعلی از منطق دوددویی به عنوان منطق پایه استفاده می کنند که در آن دو مقدار درستی وجود دارد : منطق 0. منطق 1. منطق سه گانه به عنوان پیشرفتی برای این این دو مقدار منطقی تعریف شده است تا بتوان مدارات را در حضور تاخیرات انتشار آنالیز کرد. در مدارات VLSI ناحیه تراشه به قسمتهایی نظیر اتصالات، عایق بندی و دستگاهها اختصاص یافته است که درصد آنها را می توان به ترتیب 70، 20 و 10 درصد دانست. در یک سیستم عددی، عدد N را با N=Rd مشخص می کنند. که در اینجا r شعاع و d تعداد ارقام صحیح لازم برای بالاترین مقدار صحیح است. اگر هزینه یا پیچیدگی C در هر سیستم برابر باشد با R*D، آنگاه خواهیم داشت . در اینجا k مقداری ثابت است. تمایز گذاری با توجه به R نشان می دهد که برای به حداقل رساندن هزینه C، R باید برابر با  باشد. از آنجایی که در عمل R باید عددی صحیح باشد، لذا این امر پیشنهاد می کند که R=3 ( سه گانه ) نسبت به R=2 ( باینری ) می تواند به صرفه تر باشد. تکنولوژی CMOS فعلی از مد تخلیه ترانزیستور ها استفاده نمی کند. هدف اصلی در کار، به حداقل رساندن تعداد ترانزیستور های استفاده شده، حذف استفاده از مقاومت ها به منظور کاهش دادن انرژی مصرفی، به حداقل رساندن زمان انتشار و حذف تخلیه ترانزیستور ها است. کاهش در تعداد ترانزیستور ها، هدفی اصلی است که با تمرکز بر آن می توان طراحی فشرده تری را به وجود آورد به صورتی که بتوان از حداقل ناحیه تراشه استفاده کرد.  در یک سیستم با منطق سه گانه، از سه سطح منطقی ( 0، 0. 5، 1 ) استفاده می شود که به ترتیب متناظر با ولتاژ کم، متوسط و بالا هستند. منطق سه گانه کلاسی از MVL ( منطق چند ارزشی ) است که در آن بیش از دو مقدار درستی وجود دارد. بعضی از کلاسهای دیگر، منطق های چهارگانه و. . . هستند. ترانزیستور ها های اثر میدانی نانو تیوب کربنی خود را به عنوان جایگزینی با ارزش برای ترانزیستور های سیلیکونی معرفی کرده اند. این ماده به علت خواص انتقالی ویژه ایی که دارد به عنوان دستگاهی با کارایی بالا و انرژی مصرفی کم شناخته می شود. در مدارات منطقی مبتنی بر CMOS، کارایی به اثرات بدنه ترانزیستور بستگی دارد که با استفاده از ولتاژ های مختلف پایه به ترمینال بدنه یا بیس ترانزیستور ها اعمال شده اند. ولتاژ آستانه یک CNTFET با استفاده از قطر CNT تعریف می شود. بنابراین برای دسترسی به یک طراحی چند آستانه ایی، CNT ها با قطر های مختلف در یک مدار ساده استفاده می شوند. این همان دلیل به کار گیری کالیبراتی های مختلف در CNTFET ها می باشد. در منبع 10، یک طراحی بار مقاومتی مبتنی بر CNTFET پیشنهاد شده است. طراحی که در این مقاله پیشنهاد شده است به نظریه های موجود در منبع 11 وابسته است.

طراحی سیستم های سخت افزار دیجیتالی وابسته به بعضی از طراحی های مهمی هستند که عبارتند از گیت های NAND، NOR , NOT . در این مقاله پیاده سازی های سه گانه جدیدی از سیستم دیجیتالی را ارائه داده ایم که همان سیستم های دیجتالی استاندارد دربرگیرنده گیت های معکوس کننده سه گانه، معکوس کننده های منفی و مثبت، T-NAND و T-NOR ( سه گانه ) هستند. در این مقاله، نتایج حاصل از شبیه سازی های انجام شده و همچنین تجزیه و تحلیل های صورت گرفته برای نشان دادن و درک توان مصرفی و سرعت بسیار بالای منطق سه گانه استفاده شده است. در شبیه سازی ها از زبان SPICE و از ابزار شبیه سازی HSPICE استفاده شده است. این نرم افزار یک نرم افزار شبیه سازی فوق العاده است که کارایی آن در شبیه سازی های صنعتی و مقیاس وسیع نیز تایید شده است.

2 – مروری بر منطق سه گانه

یک سیستم منطق سه گانه در مقایسه با منطق دودیی که از دو مقدار منطقی استفاده می کند، با مشخص کردن سه مقدار منطقی خاص تعریف می شود. این مقادیر به صورت غلط، تعریف نشده و صحیح تعریف می شوند و به ترتیب متناظر با مقادیر 0، 1 و 2 هستند. براساس تعریف مذکور، هر تابع سه گانه F(X) با متغیر  به عنوان یک تابع منطقی تعریف می شود که از مجموعه  به  نگاشت می شوند. عملیات پایه منطق سه گانه نیز به صورت زیر تعریف می شود

 

که در اینجا – نشان دهنده عملیات حسابی تفریق و عملگر های حسابی +، . نیز به ترتیب نشان دهنده عملیات های منطق سه گانه OR و AND هستند. در یک سیستم منطق دودیی، گیت های عمومی NAND، NOR هستند که در سیستم منطق سه گانه به ترتیب معکوس کننده، NOR و NAND هستند. مقادیر و سطوح منطقسی سه گانه در جدول 1 نشان داده شده اند

 alt

جدول 1. مقادیر منطقی

A – معکوس کننده سه گانه

یک معکوس کننده سه گانه، یکی از گیت های اصلی در سیستم منطق سه گانه به شمار می رود. یک معکوس کننده سه گانه عمومی به صورت عملیاتی با یک سیگنال ورودی X و سه سیگنال خروجی  و  تعریف می شود.

 

از این رو برای پیاده سازی معکوس کننده های سه گانه، به سه معکوس کننده نیاز است. این سه معکوس کننده، معکوس کننده های سه گانه استاندارد (STI )، معکوس کننده های سه گانه منفی (NTI ) و معکوس کننده های مثبت (PTI ) هستند. براساس فرمول 2 اگر  و  خروجی ها باشند و X نیز سیگنال ورودی باشد، آنگاه جدول صحت برای سه معکوس کننده فوق به صورت زیر خواهد بود که در جدول 2 نشان داده شده است

alt 

جدول 2. جدول صحت برای معکوس کننده های STI، NTI و PTI

B – گیت های NAND, NOR

گیت های فوق گیت هایی هستند که که دارای ورودی های چندگانه می باشند و در سیستم منطق سه گانه استفاده شده اند. برای دو ورودی X1 و X2 توابع لازم برای گیت های NOR,NAND با استفاده از دو فرمول زیر مشخص شده اند

 alt

جدول 3. جدول صحت گیت های NAND , NOR

3 – ترانزیرستور اثر میدانی نانو تیوب کربنی ( CNTFET )

CNTFET از نانو تیوب کربن (CNTFET) به عنوان کانالی در ساختار دستگاههای الکترونیکی استفاده می کند. براساس نیازمندیهای جریان مدار، می توان چندین نوع از نانو تیوب کربن را استفاده کرد. براساس چنین خاصیتی ناحیه کانال (CNT )، CNTFET ها جایگزین بسیار مناسبی برای MOSFET ها هستند. خواص الکترونیکی دستگاه توسط جهت و چینش اتم های کربن در یک CNT رول شده تعریف می شود. این خاصیت با نام کالیبراتی CNT شناخته می شود که از طریق دو بردار کالیبره (N,M ) تعریف می شود. در اینجا n,m هر دو صحیح هستند. با توجه به مقادیر دو بردار، CNT ها به دو دسته نیمه رسانا و رسانا تقسیم می شوند. اگر مقادیر اندیس (N,M ) به صورتی باشد که داشته باشیم  (i صحیح است ) آنگاه نانو تیوب رسانا است و در غیر اینصورت نیمه رسانا خواهد بود. قطر CNT را نی توان با استفاده از بردارهای کالیبراتی و فرمول زیر محاسبه نمود

 

در اینجا  است و نشان دهنده فاصله بین اتم های کربن و مجاورانش است. تصویر 1 نمودار تصویری CNTFET را نشان می دهد. در هندسه دستگاه CNTFET، نانو تیوب های نیمه رسانا به عنوان ناحیه کانال با بخش های سنگین CNT که زیر گیت قرار داده شده اند و در بین گیت و سورس یا گیت و درین قرار داده شده اند تا بتوانند برای حالت روشن ترانزیستور مقاومت های کمتری را بوجود آورند. مزیت اصلی CNTFET نسبت به MOSFET کانال کنترل شده بهتر و جریان بالای وضعیت روشن است به گونه ایی که با استفاده از آن می توان به اسانی طراحی های چند آستانه ایی را به دست آورد و با پیچیدگی کمتری آنها را پیاده سازی نمود. CNTFET یک دستگاه چهار ترمیناله است. دستگاه از طریق گیت و با تغییرات بالقوه گیت خاموش و روشن می شود.

alt 

تصویر 1. الف ) نمودار شماتیک CNTFET ب ) نمای پهلوی CNTFET

مشخصات ولتاژ – جریان I-V برای CNTFET، شباهت زیادی به MOSFET دارد. CNTFET به فاصله بین مراکز دو نقطه اتصال CNT در یک گیت مشترک بستگی دارد. این مقدار تقریبی را می توان با استفاده از از فرمول 5 تعیین کرد.

 

در اینجا  حداقل عرض گیت، N تعداد نانو تیوب ها و S تراکم آنها است. ولتاژ آستانه به قطر CNT بستگی دارد و می تواند به صورت تقریبی درجه اول فضای گپ باند نیمه باشد و آن را به صورت زیر تخمین زد

 

در اینجا  فضای گپ بین مقصد ربط C-C  است،  انرژی ربط  در مدل همبند سازی سخت است. e واحد شار الکترونی،  انرژی فضای گپ ربط و ، CNT است. اگر m در بردار کالیبراتی (N,M ) برابر صفر باشد، آنگاه نسبت ولتاژ های آستانه دو CNTFET به صورت زیر تعریف می شود.

 

فرموا 7 نشان می دهد که ولتاژ آستانه یک CNTFET با بردار کالیبراتی CNT نسبتی معکوس دارد. برای مثال یک CNTFET با کالیبراتی (13، 0 ) دارای ولتاژ آستانه 0. 428 ولت است. در مقایسه با یک CNTFET با بردار کالیبراتی (19، 0) دارای ولتاژ آستانه 0. 293 ولت است. برای شبیه سازی جریان درین CNTFET، از ابزار شبیه سازی HSPICE استفاده شده است. یک CNTFET با کالیبراتی (19، 0 ) نیز برای به دست آوردن نتایج دلخواه موجود در منبع 11 استفاده شده است. تصویر 2 مشحصه ولتاژ – جریان نوعN، CNTFET را نشان می دهد که با نتایج به دست آمده در منبع 1 هماهنگی دارد. فرآیند ساخت CNTFET مقدار (N,M ) مورد نظر نیز در منبع 4 به صورت مقدماتی پیشنهاد شده است. در این مقاله طراحی های CNTFET چند قطری به منظور به دست آوردن مدارات منطق سه گانه استفاده شده است.

alt 

تصویر 2. مشخصه ولتاژ جریان نوع N، CNTFET

4 – معکوس کننده سه گانه مبتنی بر CNTFET

A – طراحی معکوس کننده پیشنهادی در منبع 11

یک معکوس کننده سه گانه مبتنی بر CNTFET در منبع C پیشنهاد شده است که CNTFET هایی را با قطر های چند گانه به کار برده است. تصویر 3 طراحی شماتیک معکوس کننده سه گانه استانداری که در بخش 2 توضیح داده شده را نشان می دهد. این معکوس کننده از یک الگوی طراحی CMOS ایستا استفاده می کند که به رایج به کار برده می شود. طراحی مکمل یک مزیت توانمند دارد و آن انرژی مصرفی پایین، کارایی خوب و اتلاف توان ایستایی کم است. بنابراین این تکنیک می تواند برای طراحی مدارات منطقی سه گانه مبتنی بر CNTFET برای کاهش سربار ناحیه استفاده شود. همانگونه که در تصویر 3 نشان داده شده است، طراحی STI دربرگیرنده شش CNTFET است که کالیبراتی استفاده شده در ترانزیستور های T1,T2 و T3 نیز به ترتیب برابر با (19، 0)، (10، 0 ) و(13، 0) هستند. فرم () قطر های T1,T2 و T3 نیز به ترتیب برابر با 1. 478، 0. 783 و 1. 018 نانو متر هستند. از این رو ولتاژ های آستانه T1,T2 و T3 به ترتیب با توجه به منبع 11 برابر با 0. 281، 0. 559 و 0. 428 ولت هستند. به صورت مشابه ولتاژ های آستانه T4,T5 و T6 نیز به ترتیب برابر با -0. 289، -0. 551 و 0. 242 ولت هستند. وقتی که ولتاژ ورودی در منبع تغذیه 0. 9 ولت از کم به زیاد تغییر حالت می دهد، ولتاژ ورودی کمتر از 300 میلی ولت است. این امر سبب روشن شدن ترانزیستور های T5 و T6 و خاموش شدن ترانزیستور های T1 , Y2 می شود و ولتاژ خروجی نیز 0. 0 ولت می شود. یعنی منطق 2. با افزایش یافتن ولتاژ ورودی از 300 میلی ولت، T6 خاموش و T5 روشن می ماند. ضمنا T1 روشن  و T2 خاموش است. دیود متصل شده CNTFET های T3 , T4 با توجه به ولتاژ های آستانه T3,T4 افت ولتاژ 0. 45V را از گره N2 به خروجی و از خروجی به N1 تولید می کند. بنابراین ولتاژ خروجی برابر با 0. 45 ولت خواهد شد یعنی نصف توان منبع تغذیه. همانگونه که در تصویر 1 نشان داده شد، یک دوم VDD ارائه دهنده منطق 1 است و بعد ار آنکه ولتاژ ورودی از 0. 6 ولت گذشت هر دو ترنزیستور T5,T6 خاموش می شوند. T2 برای بردن ولتاژ خروجی به مقدار 0، روشن می ماند. گذار ولتاژ ورودی از گذار بالا به کم مشابه با گذار کم به بالا است. شبیه سازی های انجام شده با استفاده از مدل CNTFET موجود در منبع 12 برای مشخص سازی STI انجام شده است. مدل CNTFET برای اهداف شبیه سازی مداری که توسط دانشگاه آکسفورد تولید شده است همانند مدل MOSFET است. زبان استفاده شده در این شبیه سازی HSPICE است که توسط مدل CNTFET استنفورد تولید شده است. جزییات این مدل را می توانید در منابع 13 و 14 مشاهده کنید.

alt 

تصویر 3. طراحی STI مبتنی بر CNTFET منبع C

طراحی STI ایی در منبع 11 پیشنهاد شده است که می تواند حاشیه نویز ایستای بزرگتری را که برای مدارات کم مصرف ضروری هستند را تامین کند. در این مقاله شبیه سازی HSPICE برای طراحی STI پیشنهاد ی منبع 11 به صورت جداگانه از کارهای قبلی انجام شده است تا کارایی را ارزیابی کنیم. تصویر 4 منحنی مشخصه گذار ولتاژ STI را نشان می دهد

 alt

تصویر 4. منحنی مشخصه گذار ولتاز STI

B – طراحی گیت های سه گانه پایه

در سیستم معکوس کننده سه گانه ایی که در بخش بخش 2 توضیح داده شد سه معکوس کننده به نام های STI ,NTI و PTI وجود داشتند. همانطور که در تصویر 3 طراحی STI را نشان دادیم ما می توانیم در تصویر 5 طراحی شماتیک PTI و NTI را مشاهده کنیم. در این تصویر ؛ 5 الف، نمودار تصویری NTI مبتنی بر CNTFET را نشان می دهد.

ولتاژ آستانه T1، 0. 289  ولت است در حالی که ولتاژ استانه T2 برابر با -0. 557 ولت است. وقتی ولتاژ ورودی کمتر از 0. 3 ولت ( منطق 0 ) باشد، ولتاز خروجی 0. 9 ولت است. با افزایش ولتاژ ورودی و تجاوز آن از مقدار 0. 3 ولت، T1 روشن و T2 خاموش و ولتاژ خروجی 0 می شود. برای PTI مبتنی بر CNTFET که در تصویر 5 ب نشان داده شده است، ولتاژ آستانه T1 برابر با 0. 557 ولت است در حالی که ولتاژ آستانه T2 برابر است با 0. 289 ولت است. در نتیجه فقط در حالتی که ورودی بالاتر از 0. 6 ولت باشد خروجی 0 می شود. خروجی های NTI و PTI، y0 و y1 هستند و از طریق فرمول 2 تعیین می شوند. تصویر 6 علائم موجود برای NTI و NTI و PTI را نشان می دهد

 alt

تصویر 5. نمودار شماتیک الف ) NTI و ب ) PTI

alt 

تصویر 6. علائم به کار رفته برای الف ) NTI ب ) STI و ث ) PTI

شماتیک مداری برای دو ورودی گیت های سه گانه NAND ,NOR در تصاویر 7 الف و ب نشان داده شده اند. هر یک از این گیت ها دربرگیرنده 10 CNTFET با سه کالیبراتی مختلف هستند. در این دو گیت مشابه با مدار STI تصویر 3، ترانزیستور های به ترتیب با قطر های 1. 487، 0. 783 و 1. 018 نانو متری دارای ولتاژ های آستانه 0. 281، 0. 559 و 0. 428 ولت هستند و با استفاده از فرمول 6 بوجود آمده اند. شبیه سازی HSPICE نیز صحت این طراحی ها را به جدوال 2 و 3 تایید کرده است.

alt

alt 

تصویر 7. نمودار تصویری گیت های NAND ,NOR مبتنی بر CNTFET

5 نتایج

در این مقاله مروری بر طراحی خانواده منطقی مبتنی بر CNTFET ها انجام شد. در منبع 11یک طراحی مدار منطقی مبتنی بر CNTFET چند آستاه ایی برای دستیابی به پیاده سازی منطق چند ارزشی انجام شده است. با استفاده از CNTFET های چند قطری، مجموعه ایی کامل از گیت های منطقی ایجاد شده و شبیه سازی نیز شد. نتایج با استفاده از HSPICE به دست امده اند. طراحی های مبتنی بر CNTFET ها توانایی دستیابی به کارایی بالا و ناحیه کوچکی ار دارند که این امر به خاطر حذف مقاومت ها و کاهش انرژی مصرفی است. شبیه سازی ها را با استفاده از HSPICE مدل پیشنهادی موجود در منبع 13 انجام دادیم. در نتیجه نتایج نشان دادند که روش طراحی با استفاده از منطق سه گانه راه حلی کلیدی برای کاهش مصرف و کارایی بالای مدارات مجتمع VLSI در نانو تکنولوژی است.


منبع:

https://cdn.manesht.ir/7707___CNTFET-Based%20Design%20of%20Ternary%20Logic%20Gates%20and%20Arithmetic%20Circuits%20.pdf

آخرین بروز رسانی در شنبه, 09 مهر 1401 ساعت 19:28
 

اخبار و رویدادها

با ما باشید.

در باره ما

در باره ما

آخرین نظرات

آخرین نظرات

آدرس

آدرس